Zitat von
fhub
Hallo Robert,
also ich sehe in der PDF-Datei eher etwas wie 36 MHz, allerdings war die Ur-Version ja mit einem Lyon-ROM bestückt. Aber von einem 'echten' Schachcomputer kann man da wohl ohnehin nicht reden, das war wohl wirklich nur ein Experimentier-Gerät.
Eine Sache in diesen Ausführungen irritiert mich allerdings etwas:
"An 68040 with a crystal of 36Mhz, runs on 18 Mhz for the rams and eproms. Because an 68040 divides this frequency by two." ???
Soll das nun heißen, daß ein 68040
automatisch immer die Quarzfrequenz halbiert, d.h. daß die Programme dann wirklich nur mit halber Geschwindigkeit laufen? Kommt mir etwas seltsam vor ...
(da ist es ja dann gut, daß ich gleich auf 132 MHz gegangen bin
)
Grüße,
Franz
Hallo allerseits,
Ich habe immer noch ein kleines Problem mit dem Motorola 68040-Prozessor auf der EAG V10:
Warum der V10 langsamer ist als die 68030-Version.
Ok, der V10 / 68040 hat einen Takt bei 25 MHz und der V9 / 68030 bei 32 MHz.
Ok, der V10 wurde nicht für den 68040 optimiert.
Wenn die ursprüngliche V10-Version langsamer als die V9 ist, gibt es aber keine Diskussion mehr ...
Ich habe keinen Positionstest gefunden, der die tatsächliche Leistung des V10 anzeigen könnte.
(Wenn jemand einen oder mehrere Tests durchgeführt hat, lassen Sie es uns bitte wissen ...)
Trotzdem kann ich mir kaum vorstellen, dass Fidelity für eine langsamere Version 9000 Euro hätte verkaufen können
der V9, der € 6.500 kostet ...
Durch ein wenig Graben stellte ich fest, dass die PCLK (interne Operationen) des 68040 doppelt so groß ist wie die der BCLK (externe Operationen):
5-1. Signal Index (Continued)Signal NameMnemonicFunctionProcessor ClockPCLK4Clock input used for internal logic timing.
The PCLK frequency is exactly 2×the BCLK frequency.
7.1 BUS CHARACTERISTICS: The M68040 uses the address bus (A31–A0) to specify the address for a data transferand the data bus (D31–D0) to transfer the data.
Control signals indicate the beginning andtype of a bus cycle as well as the address space and size of the transfer.
The selecteddevice then controls the length of the cycle by terminating it using the control signals.
The M68040 uses two clocks to generate timing: a processor clock (PCLK) and a busclock (BCLK).
The PCLK signal is twice the frequency of the BCLK signal and is internallyphase-locked to BCLK.
PCLK is also distributed throughout the device to generateadditional timing for additional edges for internal logic blocks and has no bearing on bustiming.
The use of dual clock inputs allows the bus interface to operate at half the speed ofthe internal logic of the processor, requiring less stringent memory interface requirements.
Since the rising edge of BCLK is used as the reference point for the phase-locked loop(PLL), all timing specifications are referenced to this edge.
Figure 7-1 illustrates the general relationship between the two clock signals and mostinput and output signals.
The rising edge of the internally phase-locked PCLK is alignedwith the rising edge of BCLK, and the two PCLK cycles corresponding to each BCLK cycleare divided into four states,
T1–T4.
https://www.nxp.com/docs/en/referenc.../MC68040UM.pdf
Eine Frage an HAP (
) :
Ist es möglich, dass der in Mame emulierte 68040/25 MHz einen Oszillator (crystal) mit 25 MHz (PCLK) und damit einen 12,5 MHz (BCLK) hat?
Was bedeuten würde, dass wir daher einen Oszillator (crystal) bei 50 MHz PCLK und damit einen BCLK bei 25 MHz benötigen würden ....
Mit freundlichen Grüßen!
(Ich hoffe ich habe nicht zu viele Fehler mit der deutschen Sprache gemacht!)
Olivier